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    • 专利摘要:
    Die Erfindung bezieht sich auf eine Arbitrierungseinheit, ein zugehöriges System und ein zugehöriges Arbitrierungsverfahren. DOLLAR A Erfindungsgemäß erzeugt die Arbitrierungseinheit (550) ein Pseudozuteilungssignal für alle anfordernden Mastereinheiten (510, 520, 530) und empfängt Abwicklungsinformationen von allen anfordernden Mastereinheiten (510, 520, 530) in Reaktion auf das Pseudozuteilungssignal. DOLLAR A Verwendung z. B. für busvernetzte Datenverarbeitungssysteme mit Master- und Slaveeinheiten.
    公开号:DE102004024849A1
    申请号:DE200410024849
    申请日:2004-05-13
    公开日:2004-12-23
    发明作者:Seh-Woong Jeong；Young-Doug Kim；Kyoung-Mook Lim；Jae-Hong Park；Nak-Hee Seong
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G06F12-00
    专利说明:
    [0001] DieErfindung betrifft eine Arbitrierungseinheit, ein zugehöriges Systemund ein zugehörigesArbitrierungsverfahren fürdie Vergabe eines Bussystems.
    [0002] Arbitrierungsmechanismenzur Verbesserung der Busbandbreite zwischen wenigstens einer übergeordnetenEinheit (Mastereinheit) und wenigstens einer untergeordneten Einheit(Slaveeinheit) als Ziel sind bekannt. Die grundsätzliche Betriebsweise einessolchen Arbitrierungsmechanismus umfasst eine Anforderung, eineArbitrierung, eine Zuteilung und eine Datenübertragung.
    [0003] Wenneine Arbitrierungseinheit einer Mastereinheit, die einen Zugriffauf eine Slaveeinheit als Ziel angefordert hat, einen Busbesitzerteilt, die Slaveeinheit füreine Datenübertragungjedoch noch nicht zur Verfügungsteht, dann resultiert dies in einer verschwendeten Zuteilung, dadie Mastereinheit noch warten muss, bis die Slaveeinheit für die Datenüber tragungzur Verfügungsteht. Greift die Mastereinheit auf eine Slaveeinheit mit einerlangen Latenz zu, dann nimmt auch die Bandbreite ab.
    [0004] 1 zeigt ein herkömmlichesZeitablaufdiagramm, welches eine Wartezeit T darstellt. Wie aus 1 ersichtlich ist, wirdein erster Satz von Adresseninformationen ADDR1-4 zugeführt, gefolgtvon einem ersten Satz von Daten D1 bis D4. Anschließend wirdein zweiter von Adresseninformationen ADDR5-8 angelegt, gefolgtvon einem zweiten Satz von Daten D5 bis D8. Wie aus 1 ersichtlich ist, entspricht die WartezeitT einer Verzögerungzwischen der Verfügbarkeitder Daten D4 und D5. Diese Verzögerungist unerwünscht. 2 zeigt ein gewünschtesZeitablaufdiagramm, bei dem die Wartezeit beseitigt ist.
    [0005] EineBankverschachtelung ist eine herkömmliche Technik, um einen Speicherin mehrere Bänkeaufzuteilen und so aufeinander folgende Zugriffe auf jede Bank zuermöglichen.Beim Verschachteln von Bänken überlappensich die Vorgängeder beiden Bänke.So wird beispielsweise in einer Bank auf Daten zugegriffen und inder anderen Bank werden gleichzeitig Vorladevorgänge durchgeführt. Dadurchkann die Busbandbreite verbessert werden.
    [0006] Esgibt jedoch auch Nachteile beim Verschachteln von Bänken. Insbesonderekann eine Mastereinheit erst nach Erhalt des Busbesitzes basierendauf einer Arbitrierung die gültigenAdressen- und Steuerinformationen treiben. Da diese Informationenerst nach der Arbitrierung erzeugt werden, können sie bei der Arbitrierungnoch nicht berücksichtigt werden.Daraus resultiert, dass die Verbesserungen der Bandbreite begrenztsind. Zudem existiert immer noch eine zur oben beschriebenen WartezeitT analoge Wartezeitverzögerung,da die Anfrage an die Ziel-Slaveeinheitnicht im voraus gesendet werden kann.
    [0007] AndereherkömmlicheBausteine umfassen eine Mastereinheit, die ein periodisches Signalzum gleichen Zeitpunkt wie die Anfrage erzeugen.
    [0008] Dasperiodische Signal zeigt die spezielle Zielquelle (Slaveeinheit)an, auf die zugegriffen werden soll, und ob die Zielquelle ausgelesenoder beschrieben werden soll.
    [0009] Basierendauf dem periodischen Signal und der zugehörigen Zielquelleninformationbestimmt die Arbitrierungseinheit die Priorität beim Busbesitz. Auf dieseWeise wird ein Ziel-Slavewiederholzyklus vermieden und die Busbandbreiteund die Eigenschaften des Gesamtsystems können verbessert werden. Essind jedoch zusätzlicheAnschlüsseerforderlich, um das periodische Signal zu implementieren und es gibtimmer noch eine Wartezeitverzögerunganalog zur Wartezeit T, weil die Anfragen an die Ziel-Slaveeinheitnicht im Voraus übertragenwerden können.
    [0010] 3 zeigt eine herkömmlicheBusarchitektur mit Mastereinheiten 1 bis 3, einerArbitrierungseinheit 4, einer SDRAM-Steuerschaltung 5 undeine SDRAM-Bank 6. Jede Mastereinheit 1 bis 3 fordert einenBuszugriff bei der Arbitrierungseinheit 4 über einSignal HBUSREQN an. Die Arbitrierungseinheit 4, die eineArbitrierungslogik zum Auswähleneiner der Mastereinheiten 1 bis 3 umfasst, führt dieArbitrierung aus und gewährt über einSignal HGRANTN Zugriff auf den Bus, das an die ausgewählte unterden Mastereinheiten 1 bis 3 übertragen wird. Wie aus 3 ersichtlich ist, sindSignale HADDRN, HWRITEN, HBURSTN, HSIZEN und HTRANN jeweils solchezum Treiben einer Ziel-Slaveeinheit. Diese Signale werden von denMastereinheiten 1 bis 3 an die SDRAM-Steuerschaltung 5 über einenoder mehrere Multiplexer (MUX) 7, 8 angelegt.Die Multiplexer 7 und 8 empfangen ein Signal HMASTERvon der Arbitrierungseinheit 4 und übertragen ausgewählte SignaleHDDR HWRITER, HBURSTR, HSIZER und/oder HTRNAR zur SDRAM-Steuerschaltung 5. DerMultiplexer 7 empfängtein Signal HWDATAN von jeder der Mastereinheiten 1 bis 3 und überträgt das ausgewählte unterden Signalen HWDATAN als Signal BIWDATA zur SDRAM-Steuerschaltung 5.Die SDRAM-Steuerschaltung 5 sendet ein Signal BIREADYDan jede der Mastereinheiten 1 bis 3, wenn sie fertigist. Die SDRAM-Steuerschaltung 5 tauscht zudem Signaleund Daten mit dem SDRAM 6 aus.
    [0011] 4 zeigt ein Zeitablaufdiagrammder herkömmlichenBusarchitektur. Wie aus 4 ersichtlichist, existiert eine Wartezeit T zwischen der Übertragung erster Daten BOD0bis BOD3 und zweiter Daten B1D0 bis B1D3. Diese Wartezeit T reduziert dieEffizienz der Busbandbreite und wird durch die Tatsache verursacht,dass die Arbitrierungseinheit die Ziel-Slaveeinheit nicht vor demEmpfang des Busbesitzes durch die Arbitrierung anfordern kann, umeinen Datenzugriff vorzubereiten.
    [0012] Esist Aufgabe der Erfindung, eine Arbitrierungseinheit, ein zugehöriges Systemund ein zugehörigesArbitrierungsverfahren mit reduzierter oder verringerter Wartezeitzur Verfügungzu stellen.
    [0013] DieErfindung löstdiese Aufgabe durch eine Arbitrierungseinheit mit den Merkmalendes Patentanspruchs 1, durch ein zugehöriges System mit den Merkmalendes Patentanspruchs 14 sowie durch ein Arbitrierungsverfahren mitden Merkmalen des Patentanspruchs 19 oder 21.
    [0014] VorteilhafteWeiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    [0015] Vorteilhafte,nachfolgend beschriebene Ausführungsformender Erfindung sowie die zu deren besserem Verständnis oben erläuterten,herkömmlichenAusführungsbeispielesind in den Zeichnungen dargestellt.
    [0016] Eszeigen:
    [0017] 1 ein Zeitablaufdiagrammeiner herkömmlichenVorgehensweise, die eine Wartezeit T beinhaltet,
    [0018] 2 ein wünschenswertes Zeitablaufdiagrammohne Wartezeit T,
    [0019] 3 ein Blockschaltbild einerherkömmlichenBusarchitektur,
    [0020] 4 ein Zeitablaufdiagrammfür dieherkömmlicheBusarchitektur,
    [0021] 5 ein Blockschaltbild einererfindungsgemäßen Busarbitrierungsstruktur,
    [0022] 6 ein Zeitablaufdiagrammfür dieerfindungsgemäße Busarbitrierungsstrukturvon 5,
    [0023] 7 ein detailliertes Blockschaltbildeines Ausführungsbeispielsder erfindungsgemäßen Busarbitrierungsstrukturaus 5,
    [0024] 8 ein detailliertes Blockschaltbildeines weiteren Ausführungsbeispielsder erfindungsgemäßen Busarbitierungsstrukturaus 5,
    [0025] 9 ein Zeitablaufdiagrammfür dieerfindungsgemäße Busarbitrierungsstrukturvon 8,
    [0026] 10 ein Blockschaltbild einerMasterschnittstelle aus 7 oder 8,
    [0027] 11 ein Flussdiagramm einerersten Stufe eines erfindungsgemäßen Arbitrierungsverfahrens und
    [0028] 12 ein Flussdiagramm einerzweiten Stufe des erfindungsgemäßen Arbitrierungsverfahrens.
    [0029] 5 zeigt ein Blockschaltbildeiner erfindungsgemäßen Arbitrierungsstruktur.Wie aus 5 ersichtlichist, umfasst die Arbitrierungsstruktur eine Anzahl N von Mastereinheiten 110, 120, 130,wobei N größer odergleich eins ist, eine Arbitrierungseinheit 140 und eineAnzahl M von Slaveeinheiten 150, 160, 170,wobei M größer odergleich eins ist und nicht notwendigerweise gleich N ist. Im Betriebsendet jede Mastereinheit 110, 120, 130 eineAnforderung HBUSREQN an die Arbitrierungseinheit 140. DasSignal HBUSREQ ist ein Anforderungssignal, um auf eine Ziel-Slaveeinheit zugreifenzu können, beispielsweiseauf die Slaveeinheiten 150, 160 oder 170.Die Arbitrierungseinheit 140 stellt ein PseudozuteilungssignalHGRANT fürjede der N anfordernden Mastereinheiten 110, 120, 130 zurVerfügung.Das Signal HGRANT ist ein Signal, welches einer Mastereinheit denBusbesitz erteilt. Jede der N Mastereinheiten 110, 120, 130 stelltdann der Arbitrierungseinheit 140 Zielinformationen zurVerfügung,aus denen die Arbitrierungseinheit 140 eine Arbitrierungableitet. Im Ausführungsbeispielaus 5 sind die Zielinformationendurch ein Signal HADDRN repräsentiert. DieArbitrierungseinheit 140 führt die Arbitrierung aus undzeigt den Mastereinheiten 110, 120, 130 miteinem Fertigsignal HREADYN an, dass eine Datenübertragung durchgeführt werdenkann.
    [0030] Wennzwei oder mehr Mastereinheiten 110, 120, 130 Zugriffauf einen Bus anfordern, dann werden die Anforderungssignale HBUSREQNbestätigt. Beieinem Ausführungsbeispielder Erfindung erteilt die Arbitrierungseinheit 140 in einersolchen Situation allen anfordernden Mastereinheiten 110, 120, 130 einenscheinbaren Busbesitz bzw. Pseudobusbesitz durch Rücksendungeines Signals HGRANTN vor der Arbitrierung. Die Mastereinheiten 110, 120, 130, dieden Busbesitz erhalten, treiben die gewünschten Informationen über dieZiel-Slaveeinheit, beispielsweise das Signal HADDRN. Die Arbitrierungseinheit 140 benutztdiese Informationen und die zugehörigen Informationen über dieZiel-Slaveeinheit,um den Arbitrierungsvorgang auszuführen. Nach der Arbitrierungund Überprüfung derBusverfügbarkeit überträgt die Arbitrierungseinheit 140 dasaktive Fertigsignal HREADY an die ausgewählte Mastereinheit, um anzuzeigen,welche Mastereinheit tatsächlichBusbesitz hat.
    [0031] Herkömmlicherweisewird das Signal HGRANT nach der Arbitrierung gewährt. Wie oben bereits ausgeführt ist,wird bei erfindungsgemäßen Ausführungsbeispielendas Signal HGRANT nach einer Anforderung, aber vor der Arbitrierunggewährt.
    [0032] 6 zeigt ein Zeitablaufdiagrammeines erfindungsgemäßen Ausführungsbeispiels.Wie aus 6 ersichtlichist, wird das Signal HGRANT1 in Reaktion auf das AnforderungssignalHBUSREQ1 auf einen hohen Pegel getriggert. Des Weiteren wird dasSignal HADDR1 in Reaktion auf den Übergang des Signals HGRANT1auf einen hohen Pegel synchronisiert mit einem Signal HCLK erzeugt.Analog wird das Signal HGRANT2 in Reaktion auf das AnforderungssignalHBUSREQ2 auf einen hohen Pegel getriggert. Des Weiteren wird dasSignal HADDR2 in Reaktion auf den Übergang des Signals HGRANT2 aufeinen hohen Pegel synchronisiert mit einem Signal HCLK erzeugt.Wie weiter aus 6 ersichtlich ist,werden Dateninformationen HRDATA, einschließlich der Daten DATA1, in Reaktionauf das Fertigsignal HREADY1 erzeugt, und weitere Daten, insbesondereDATA5, werden in Reaktion auf das Signal HREADY2 erzeugt. Wie aus 6 weiter ersichtlich ist,empfängtdie Arbitrierungseinheit 140 das Signal HADDR2 von denMastereinheiten 110, 120, 130 im dargestelltenAusführungsbeispielfrüher,wodurch Zeitverzögerungenreduziert werden.
    [0033] Inden 7 und 8 sind Signale HADDR, HBURST,HWRITE jeweils Signale, um die Ziel-Slaveeinheit zu treiben. EinSignal BIREQD ist ein Anforderungssügnal, um eine Ziel-Slaveeinheitauf einen Datenzugriff vorzubereiten. Signale BIADDR, BIBA, BIRCONT,BICCONT sind sämtlichSignale, die Informationen zum Steuern einer Ziel-Slaveeinheit umfassen.Ein Signal BICONFIRMD ist ein Bestätigungssignal ACK für das AnforderungssignalBIREQD. Signale NDCAS, NRAS, NCAS, NDWE sind Befehlssignale für einenZugriff auf eine Ziel-Slaveeinheit oder bei anderen Ausführungsbeispielenauf eine bestimmte Speicherbank. Ein Signal BA ist ein Bankadressensignalund ein Signal BIREADYD ist ein Signal, das aktiv getriggert wird,wenn eine Ziel-Slaveeinheit bereit ist, eine Datenübertragungauszuführen.Das Signal HREADYN ist ein Signal, das anzeigt, dass eine bestimmteMastereinheit nun den Busbesitz für eine Datenübertragungzu oder von einer Ziel-Slaveeinheit hat.
    [0034] 7 zeigt ein detaillierteresBlockschaltbild der erfindungsgemäßen Busarchitektur aus 5. Wie aus 7 ersichtlich ist, umfasst die Arbitrierungseinheit 550 eineMasterschnittstelle 552 und eine Slavesteuerschnittstelle 554.Die Masterschnittstelle 552 interagiert mit den N Mastereinheiten 510, 520, 530 unddie Slavesteuerschnittstelle 554 interagiert mit M Slavesteuerschaltungen 571, 572, 573. DieM Slavesteuerschaltungen 571, 572, 573 steuern eineoder mehrere Slaveeinheiten 541, 542, 543.
    [0035] Wieaus 7 ersichtlich ist,stellt jede der Mastereinheiten 510, 520, 530 einAnforderungssignal HBUSREQ fürdie Arbitrierungseinheit 550 zur Verfügung. Die Arbitrierungseinheit 550 erzeugtein BestätigungssignalHGRANT fürjede der Mastereinheiten 510, 520, 530.Jede der Mastereinheiten 510, 520, 530 stelltdann ein Signal HADDR, ein Signal HBURST und/oder ein Signal HWRITEfür dieArbitrierungseinheit 550 zur Verfügung.
    [0036] Jededer Mastereinheiten 510, 520, 530 führt einemMultiplexer (MUX) 560 ein Signal HWDATAn zu, und ein ausgewähltes derSignale HWDATAn wird als Signal BIWDATA an die Slavesteuerschaltungen 571, 572, 573 angelegt.Die Slavesteuerschaltungen 571, 572, 573 übertragenDaten zu und von den Slaveeinheiten 541, 542, 543.Die Slavesteuerschaltungen 571, 572, 573 führen jeweilsein Signal BIRDATAn einem Multiplexer (MUX) 580 zu, undein ausgewähltesder Signale BIRDATAn wird als Signal BIRDATA an die Mastereinheiten 510, 520, 530 angelegt.
    [0037] 8 zeigt ein detailliertesBlockschaltbild eines weiteren Ausführungsbeispiels der erfindungsgemäßen Busarchitekturaus 5. Wie aus 8 ersichtlich ist, umfasstdie Arbitrierungseinheit 250 eine Masterschnittstelle 252 undeine SDRAM-Steuerschnittstelle 254. Die Masterschnittstelle 252 interagiertmit den Mastereinheiten 210, 220, 230 undeinem Multiplexer 260 auf die gleiche Weise wie oben imZusammenhang mit 7 beschrieben.Die SDRAM-Steuerschnittstelle 254 führt einer SDRAM-Steuerschaltung 270 SignaleBIREQD, BIADDR, BIBA, BIBE, BIRCONT und BICCONT zu und empfängt SignaleBIREADYD und BICONFIRMD von der SDRAM-Steuerschaltung 270.Die SDRAM-Steuerschaltung 270 empfängt dasSignal BIWDATA von der vom Multiplexer 260 ausgewählten Mastereinheit 210, 220, 230 undführt derausgewähltender Mastereinheiten 210, 220, 230 dasSignal BIRDATA zu. Die SDRAM-Steuerschaltung 270 führt einemSDRAM 240 Signale NDCS, NRAS, NCAS, NDWE, BA und ADDR zuund erhältDaten vom SDRAM 240 zurück.Im dargestellten Ausführungsbeispielumfasst das SDRAM 240 eine oder mehrere Speicherbänke, diemit Bezugszeichen 241, 242, 243 und 244 bezeichnetsind.
    [0038] 9 zeigt ein beispielhaftesZeitablaufdiagramm der erfindungsgemäßen Busarchitektur. Wie aus 9 ersichtlich ist, ist eineMastereinheit in der Lage, Informationen früh zu übertragen, da die Arbitrierungseinheitdurch das Pseudozuteilungssignal eine frühe Übertragung erlaubt. Die Arbitrierungseinheitkann eine Slaveeinheit überdie Signale RAS1 und CAS1 auffordern, sich auf eine Datenübertragungvorzubereiten, da die Arbitrierungseinheit die Informationen derZiel-Slaveeinheit frühempfangen kann.
    [0039] 10 zeigt ein Blockschaltbildeines Ausführungsbeispielsder Masterschnittstelle aus 7 oder 8. Wie aus 10 ersichtlich ist, umfasst die Masterschnittstelle 252, 552 Synchronisiereinheiten 1001, 1002, 1003,die jeweils das Signal HBUSREQ von einer Mastereinheit empfangenund das Signal HGRANT ausgeben. Zudem umfasst die Masterschnitt stelle 252, 552 Multiplexer(MUX) 1005, 1006, 1008, die das SignalBIREADYD empfangen, das anzeigt, dass die Ziel-Slaveeinheiten bereitsind, Daten zu übertragen,und eines oder mehrere Signale HREADY ausgeben. Wie aus 10 ersichtlich ist, brauchtdie Masterschnittstelle 252, 552 keine Arbitrierungslogikumfassen.
    [0040] 11 zeigt ein Flussdiagrammeines erfindungsgemäßen Arbitrierungsverfahrens.Wie aus Schritt S310 ersichtlich ist, bestimmt die Arbitrierungseinheit,ob wenigstens eine Mastereinheit einen Buszugriff anfordert. Wennnicht, dann bleibt die Arbitrierungseinheit in einer Halteschleife.Bejahendenfalls sendet die Arbitrierungseinheit das Signal HGRANTan alle anfordernden Mastereinheiten im Schritt S320. Im SchrittS330 empfängtdie Arbitrierungseinheit Treiberinformationen von allen anforderndenMastereinheiten. Im Schritt S340 wird durch die Arbitrierungseinheitbasierend auf den Bustreiberinformationen und den Statusinformationender Ziel-Slaveeinheit eine bestimmte Mastereinheit ausgewählt.
    [0041] ImSchritt S350 fordert die Arbitrierungseinheit die Ziel-Slaveeinheit,auf die von der ausgewähltenMastereinheit zugegriffen wird, zur Vorbereitung einer Datenübertragungauf, um die mit der Ziel-Slaveeinheit verbundenen Latenzen unabhängig von derBusverfügbarkeitzu reduzieren. Im Schritt S360 sendet die Slavesteuerschaltung dasBefehlssignal zur Ziel-Slaveeinheit. Das in 11 dargestellte Flussdiagramm zeigt eineerste Stufe des erfindungsgemäßen Verfahrens.
    [0042] 12 zeigt ein Flussdiagrammeiner zweiten Stufe des erfindungsgemäßen Arbitrierungsverfahrens,in der die Arbitrierungseinheit im Schritt S410 bestimmt, ob irgendeineZiel-Slaveeinheit die Vorbereitungen zur Datenübertragung abgeschlossen hat.Wenn nicht, dann verbleibt die Arbitrierungseinheit in einer Halteschleife.Bejahendenfalls bestimmt die Arbitrierungseinheit im Schritt S420,ob der Bus verfügbarist. Ist der Bus nicht verfügbar, dannverbleibt die Arbitrierungseinheit in einer Halte schleife. Ist derBus verfügbar,dann wähltdie Arbitrierungseinheit im Schritt S430 eine der anfordernden Mastereinheitenaus, die einen Zugriff auf Ziel-Slaveeinheiten anstreben, die dieVorbereitungen zur Datenübertragungabgeschlossen haben. Im Schritt S440 werden Daten zwischen der ausgewählten Bus-Mastereinheitund der zugeordneten Ziel-Slaveeinheit übertragen und der Vorgang beginntvon neuem.
    [0043] Wieoben beschrieben ist, modifizieren die erfindungsgemäßen Ausführungsbeispieledie herkömmlicheReihenfolge der Arbitrierungssignale. Insbesondere geht bei denerfindungsgemäßen Ausführungsbeispielendas Pseudozuteilungssignal der Arbitrierung voran. Zudem geht beiden erfindungsgemäßen Ausführungsbeispieleneine Informationsübertragungder Arbitrierung voraus, so dass die darin enthaltenen Informationenbei der Arbitrierungsentscheidung berücksichtigt werden können. Dieerfindungsgemäßen Ausführungsbeispielereduzieren oder eliminieren die Wartezeit T und/oder ermöglichendurch die zusätzlichverfügbarenInformationen eine bessere Arbitrierungsentscheidung.
    [0044] Obwohldie erfindungsgemäßen Ausführungsbeispielespezielle Steuerschnittstellen, Buskonflikte und Speicher beschreiben,könnenauch andere äquivalenteKomponenten bzw. zu arbitrierende Situationen betrachtet werden,ohne die technische Lehre der Erfindung zu verlassen.
    权利要求:
    Claims (29)
    [1] Arbitrierungseinheit für ein System mit anforderndenMastereinheiten, dadurch gekennzeichnet, dass die Arbitrierungseinheit(140, 250, 550) ein Pseudozuteilungssignalfür alleanfordernden Mastereinheiten (110, 120, 130, 210, 220, 230, 510, 520, 530)erzeugt und Abwicklungsinformationen von allen anfordernden Mastereinheitenin Reaktion auf das Pseudozuteilungssignal empfängt.
    [2] Arbitrierungseinheit nach Anspruch 1, dadurch gekennzeichnet,dass sie basierend auf den Abwicklungsinformationen von den anfragendenMastereinheiten eine Arbitrierung durchführt.
    [3] Arbitrierurngseinheit nach Anspruch 1 oder 2, gekennzeichnetdurch eine Masterschnittstelle (552) zum Erzeugen des Pseudozuteilungssignalsfür die anfragendenMastereinheiten, zum Empfangen der Abwicklungsinformationen vonden anfragenden Mastereinheiten in Reaktion auf das Pseudozuteilungssignalund zum Erzeugen eines Fertigsignals für eine ausgewählte deranfordernden Mastereinheiten.
    [4] Arbitrierungseinheit nach Anspruch 3, dadurch gekennzeichnet,dass die Masterschnittstelle (552) wenigstens einen Generator(1001, 1002, 1003) umfasst, welcher diePseudozuteilungssignale aus wenigstens einem Anforderungssignalder anfragenden Mastereinheiten erzeugt.
    [5] Arbitrierungseinheit nach Anspruch 3 oder 4, dadurchgekennzeichnet, dass die Masterschnittstelle (552) wenigstenseine Schaltung umfasst, die ein Ziel-Slavefertigsignal von wenigstenseiner Slaveeinheit (541, 542, 543) inein Datenübertragungsfertigsignalfür eineausgewählteder anfordernden Mastereinheiten konvertiert.
    [6] Arbitrierungseinheit nach einem der Ansprüche 3 bis5, dadurch gekennzeichnet, dass sich das Fertigsignal auf eine Datenübertragungbezieht.
    [7] Arbitrierurngseinheit nach einem der Ansprüche 3 bis5, dadurch gekennzeichnet, dass das Fertigsignal eine Busverfügbarkeitanzeigt.
    [8] Arbitrierurngseinheit nach einem der Ansprüche 1 bis7, gekennzeichnet durch eine Steuerschnittstelle (254, 554)zum Anfordern von wenigstens einer Slaveeinheit (541, 542, 543),sich füreine Datenübertragungin Reaktion auf die Zielinformation von der ausgewählten deranfordernden Mastereinheiten vorzubereiten.
    [9] Arbitrierungseinheit nach Anspruch 8, dadurch gekennzeichnet,dass die Steuerschnittstelle eine Slavesteuerschnittstelle (554)ist, die mit wenigstens einer Slavesteuerschaltung (571, 572, 573)in wenigstens einer Slaveeinheit (541, 542, 543)interagiert.
    [10] Arbitrierungseinheit nach Anspruch 8 oder 9, dadurchgekennzeichnet, dass jede Slavesteuerschaltung (571, 572, 573)wenigstens eine Slavespeichereinheit (541, 542, 543)steuert.
    [11] Arbitrierungseinheit nach einem der Ansprüche 8 bis10, dadurch gekennzeichnet, dass die Steuerschnittstelle eine SDRAM-Steuerschnittstelle(254) ist, die mit wenigstens einer SDRAM-Steuerschaltung (270)in wenigstens einer Slaveeinheit (240) interagiert.
    [12] Arbitrierungseinheit nach Anspruch 11, dadurch gekennzeichnet,dass jede SDRAM-Steuerschaltung (270) wenigstens eine SDRAM-Speicherbank (241, 242, 243, 244)steuert.
    [13] Arbitrierungseinheit nach einem der Ansprüche 1 bis12, dadurch gekennzeichnet, dass Anforderungen der anforderndenMastereinheiten mit einem Systemtaktsignal synchronisiert sind.
    [14] System mit – wenigstens einer Mastereinheit(110, 120, 130, 210, 220, 230, 510, 520, 530)die einer Anforderung erzeugt, – einer Arbitrierungseinheit(140, 250, 550) zum Empfangen der Anforderungvon der wenigstens einen Mastereinheit, dadurch gekennzeichnet,dass – dieArbitrierungseinheit (140, 250, 550)ein Pseudozuteilungssignal in Reaktion auf die Anforderung von wenigstenseiner Mastereinheit erzeugt, – die wenigstens eine Mastereinheitin Reaktion auf das Pseudozuteilungssignal Zielinformationen andie Arbitrierungseinheit überträgt und – sich wenigstenseine Slaveeinheit (541, 542, 543) inReaktion auf die Zielinformationen von der wenigstens einen Mastereinheitauf eine Datenübertragung vorbereitet.
    [15] System nach Anspruch 14, dadurch gekennzeichnet,dass die wenigstens eine Slaveeinheit die Vorbereitungen für die Datenübertragungabschließt unddie Daten zwischen einer der wenigstens einen Mastereinheit undeiner der wenigstens einen Slaveeinheit übertragen werden.
    [16] System nach Anspruch 14 oder 15, dadurch gekennzeichnet,dass alle anfordernden Mastereinheiten das Pseudozuteilungssignalvon der Arbitrierungseinheit (140, 250, 550) empfangen.
    [17] System nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet,dass die Anforderungen der wenigstens einen Mastereinheit mit einemSystemtaktsignal synchronisiert sind.
    [18] System nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet,dass das Pseudozuteilungssignal von der Arbitrierungseinheit unddie Zielinformationen von der wenigstens einen Mastereinheit synchronisiertsind.
    [19] Verfahren zur Durchführung einer Arbitrierung ineinem System, gekennzeichnet durch die Schritte: – Erzeugeneines Pseudozuteilungssignals in Reaktion auf eine Anforderung und – Empfangenvon Zielinformationen in Reaktion auf das Pseudozuteilungssignal.
    [20] Verfahren nach Anspruch 19, dadurch gekennzeichnet,dass die Arbitrierung basierend auf den Zielinformationen durchgeführt wird.
    [21] Verfahren zur Durchführung einer Arbitrierung ineinem System, bei dem – eineAnforderung erzeugt wird und – die Anforderung empfangenwird, gekennzeichnet durch die Schritte: – Erzeugeneines Pseudozuteilungssignals in Reaktion auf die Anforderung, – Bereitstellenvon Zielinformationen in Reaktion auf das Pseudozuteilungssignalund – Vorbereitenzur Datenübertragungin Reaktion auf die Zielinformationen.
    [22] Verfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet,dass die Anforderung und die Zielinformationen von einer Mehrzahlvon Mastereinheiten stammen.
    [23] Verfahren nach Anspruch 21 oder 22, dadurch gekennzeichnet,dass die Vorbereitungen zur Datenübertragung abgeschlossen werdenund die Datenübertragungdurchgeführtwird.
    [24] Verfahren nach Anspruch 23, dadurch gekennzeichnet,dass das Erzeugen, Empfangen, Bereitstellen und Vorbereiten eineerste Stufe bilden und das Abschließen und Übertragen ein zweite Stufebilden und die beiden Stufen gleichzeitig auftreten.
    [25] Verfahren nach Anspruch 23 oder 24, dadurch gekennzeichnet,dass das Abschließenund Übertragender Daten eine Bestimmung, ob der Bus verfügbar ist, und eine Auswahleiner der anfordernden Mastereinheiten umfasst.
    [26] Verfahren nach einem der Ansprüche 19 bis 25, dadurch gekennzeichnet,dass das Pseudozuteilungssignal in Reaktion auf alle Anforderungenerzeugt wird.
    [27] Verfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet,dass eine Vorbereitung für eineDatenübertragungin Reaktion auf die Zielinformation angefordert wird.
    [28] Verfahren nach einem der Ansprüche 19 bis 27, dadurch gekennzeichnet,dass die Anforderungen mit einem Systemtaktsignal synchronisiertwird.
    [29] Verfahren nach einem der Ansprüche 19 bis 28, dadurch gekennzeichnet,dass das Verfahren im Software oder Hardware implementiert ist.
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    同族专利:
    公开号 | 公开日
    CN100419722C|2008-09-17|
    FR2855285B1|2006-07-07|
    JP4684577B2|2011-05-18|
    DE102004024849B4|2008-11-27|
    FR2855285A1|2004-11-26|
    CN1573721A|2005-02-02|
    JP2004348745A|2004-12-09|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-12-23| OP8| Request for examination as to paragraph 44 patent law|
    2009-05-28| 8364| No opposition during term of opposition|
    优先权:
    申请号 | 申请日 | 专利标题
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